Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA
作者: Hiroshi Nakano, Krzysztof Blachut, Kamil Jeziorek, Piotr Wzorek, Manon Dampfhoffer, Thomas Mesquida, Hiroaki Nishi, Tomasz Kryjak, Thomas Dalgaty
发布时间: 2025-03-11
来源: arxiv
研究方向: 硬件加速事件图神经网络在低延迟时间序列分类中的应用
主要内容
本文提出了一种基于SoC FPGA的硬件加速事件图神经网络,用于低延迟时间序列分类。该网络通过将时间序列信号转换为稀疏事件数据格式,利用人工耳蜗模型,显著减少了计算量。实验结果表明,该方法在Spiking Heidelberg Digits (SHD)数据集上取得了92.7%的准确率,同时参数量比现有模型少10倍以上。
主要贡献
1. 提出了硬件感知设计方法,优化了在可重构硬件中实现时间序列事件图所需的低功耗、低延迟和低资源利用率。
2. 提出了第一个基于SoC FPGA的事件图音频处理嵌入式系统,并实现了支持完全异步的事件逐个处理。
3. 在Spiking Heidelberg Digits数据集上实现了新的FPGA解决方案的准确率,与现有的基于SNN的方法相比,在资源利用率、延迟和准确率方面取得了显著改进。
研究方法
1. 事件图神经网络
2. 人工耳蜗模型
3. SoC FPGA硬件加速
4. 点云卷积
5. 批归一化
6. 位置归一化
7. 全局平均池化
实验结果
在Spiking Heidelberg Digits数据集上,本文提出的方法在浮点精度下达到了92.7%的准确率,参数量比现有模型少10倍以上。同时,与基于SNN的FPGA实现相比,在准确率、资源利用率和延迟方面均有所提高。
未来工作
将系统与连续流事件兼容,提高系统的实时性和鲁棒性;将真实事件传感器集成到系统中,实现端到端演示;在可编程逻辑或AI核心中实现多层感知器,提高并行度和降低延迟;探索其他神经网络架构,如循环神经网络,以更好地利用时间依赖性。